在過去五十多年中，從肖克萊等人發(fā)明**個(gè)晶體管到超大規(guī)模集成電路出現(xiàn)，硅半導(dǎo)體工藝取得了一系列重大突破，使得以硅材料為主體的CMOS集成電路制造技術(shù)為主流，逐漸成為性能價(jià)格比**異、應(yīng)用最廣泛的集成電路產(chǎn)業(yè)。

如果說在亞微米/深亞微米(Sub-Micron)時(shí)代，器件的主要bottleneck在熱載流子效應(yīng)(HCE: Hot Carrier Effect)以及短溝道效應(yīng)(SCE: Short Channel Effect)。那么在納米(or Sub-0.1um)時(shí)代，隨著器件特征尺寸的縮小，器件內(nèi)部pn結(jié)之間以及器件與器件之間通過襯底的相互作用愈來愈嚴(yán)重，出現(xiàn)了一系列材料、器件物理、器件結(jié)構(gòu)和工藝技術(shù)等方面的新問題，使得亞0.1微米硅集成電路的集成度、可靠性以及電路的性能價(jià)格比受到影響。這些問題主要包括：

(1) 體硅CMOS電路的寄生可控硅閂鎖效應(yīng)以及體硅器件在宇宙射線輻照環(huán)境中出現(xiàn)的軟失效效應(yīng)等使電路的可靠性降低；

(2) 隨著器件尺寸的縮小，體硅CMOS器件的各種多維及非線性效應(yīng)如表面能級量子化效應(yīng)、隧穿效應(yīng)、短溝道效應(yīng)、窄溝道效應(yīng)、漏感應(yīng)勢壘降低效應(yīng)、熱載流子效應(yīng)、亞閾值電導(dǎo)效應(yīng)、速度飽和效應(yīng)、速度過沖效應(yīng)等變得十分顯著，影響了器件性能的進(jìn)一步改善；

(3) 器件之間隔離區(qū)所占的芯片面積隨器件尺寸的減小相對增大，使得寄生電容增加，互連線延長，影響了集成度及速度的提高。

雖然深槽隔離（STI->DTI, Deep Trench Isolation)、電子束刻蝕、硅化物、中間禁帶柵電極等工藝技術(shù)能夠降低這種效應(yīng)，但是只要PN結(jié)存在就會(huì)有耗盡區(qū)，只要有Well就會(huì)有襯底漏電，所以根本無法解決。所以絕緣襯底上硅(Silicon-On-Insulator，簡稱SOI)技術(shù)以其獨(dú)特的材料結(jié)構(gòu)有效地克服了體硅材料不足，以前最早是在well底部做一個(gè)oxide隔離層，業(yè)界稱之為BOX (Buried OXide)，隔離了well的bulk的漏電，但是這種PN結(jié)依然在well里面，所以PN結(jié)電容和結(jié)漏電還是無法解決，這種結(jié)構(gòu)我們稱之為部分耗盡型SOI (PD-SOI)。后來繼續(xù)演進(jìn)發(fā)展到減薄oxide上面的Silicon厚度(UTSi: Ultra-Thin Si)，使得它和PN結(jié)深度一樣，這樣PN結(jié)底部的耗盡層就不見了，這就是傳說中的全耗盡型SOI (FD-SOI)。目前，主流的納米制程技術(shù)都必須要采用FD-SOI技術(shù)，比如最近IBM的7nm技術(shù)就是要用SOI加上SiGe來抑制short channel effect。

講到SOI，最早的前身應(yīng)該是SOS(Silicon on Sapphire, 藍(lán)寶石上硅)，那個(gè)年代主要用于宇宙航天等電子器件(Satellite system)，防止宇宙射線照射(radiation)導(dǎo)致器件失效，為啥用藍(lán)寶石主要是因?yàn)樗且环N氧化鋁單晶結(jié)構(gòu)，可以用它的(1-102)晶面上用異質(zhì)外延方法生長一層外延層單晶硅。但是由于價(jià)格太貴無法民用商業(yè)化(commercial)，后來到1980年代逐漸被SOI取代。

所以，如何在BOX(Buried OXide)上長一個(gè)Si來形成SOI wafer是一個(gè)技術(shù)挑戰(zhàn)，我們前面講了如果要形成單晶層你的底部必須是單晶，如果SOS當(dāng)然也可以，如果是Oxide肯定就不行了。怎么辦？如何制備SOI wafer？業(yè)界了解到的就如下三種：

1) 注氧隔離 (SIMOX: Separation by Implantation of Oxygen)，通過高劑量(~E18 氧離子/cm2)的氧離子通過高能量(200KeV)注入到Si下面，然后通過Post implant anneal來反應(yīng)形成~400nm的BOX (Buried OXide)。

SIMOX做出來的SOI具有比較好的BOX均勻性，能夠通過注入能量控制BOX上面Si的厚度。但是注入退火的溫度影響Si的微結(jié)構(gòu)(microstructure)。所以退火溫度一般選擇~600C。

還有個(gè)問題是BOX厚度太薄會(huì)導(dǎo)致SOI與襯底擊穿短路，起不到隔離效果，所以需要一道Internal OXide (ITOX)來長一層OX (~1350C)，而一部分氧會(huì)穿過Si進(jìn)入到Si/BOX界面反應(yīng)生成ITOX來提高BOX厚度。

2) 鍵合法(Wafer bonding/mounting)：將兩個(gè)氧化的Si晶片鍵合在一起，通過后續(xù)的熱處理減小鍵合應(yīng)力。也叫l(wèi)ayer transfer。

3) Smart Curt法：大家自己百度吧。

SOI的制程會(huì)帶來很多優(yōu)點(diǎn)，如減小短溝效應(yīng)(SCE)、減小亞閾值漏電(subthreshold leakage, off-current)、提高飽和電流(on-current)，所以它能提供了更高速(結(jié)電容變小)、低功耗的性能(低漏電)。當(dāng)然SOI也有它固有的寄生特性：

1) 最典型的為kink-effect，也叫作floating-body effect (浮體效應(yīng))，因?yàn)镾OI的well都是floating在substrate里面，所以它的well是沒有接電壓的，當(dāng)漏極的反偏pn結(jié)流過電流時(shí)，會(huì)使硅外延層的電位提高，從而增加了溝道電導(dǎo)，故隨著漏電壓的增大，漏電流也增大，形成非飽和特性，從而降低了漏極擊穿電壓性能(https://en.wikipedia.org/wiki/Floating_body_effect)。而且浮體效應(yīng)會(huì)導(dǎo)致閾值電壓的浮動(dòng)、記憶效應(yīng)、遲滯效應(yīng)等一些列問題。當(dāng)然襯底接出會(huì)解決這個(gè)問題，但是會(huì)增加面積以及增加體電阻。

2) 其次就是自加熱效應(yīng)(self-heating effect)，因?yàn)槲覀兊撞亢椭苓叾际怯肙xide隔離(DTI和BOX)，而oxide的導(dǎo)熱性不好，所以載流子碰撞產(chǎn)生的熱量被聚集在well里，會(huì)減小載流子壽命。在Id-Vd特性曲線里飽和區(qū)曲線會(huì)略微下降，而不是微微上升。(自己google或baidu吧)

PD-SOI和FD-SOI的區(qū)別？為啥不直接用FD-SOI技術(shù)？

因?yàn)镕D-SOI的開啟電壓對BOX上的Si厚度非常敏感(10mV/nm)，所以在特定的領(lǐng)域還是會(huì)使用PD-SOI來解決Vt的variation問題。但是FD-SOI的Subthreshold亞閾值特性比PD-SOI好很多(<65mv>

現(xiàn)在很多8寸的0.18um/0.13um以下的BCD和RF制程已經(jīng)開始導(dǎo)入SOI制程平臺(tái)或SOC (system on chip)來集成RF和高速度和低功耗特性，未來的物聯(lián)網(wǎng)(IoT)應(yīng)該也是SOI的主流市場(無線通訊和低功耗)，只是制程瓶頸在于成本和復(fù)雜度。

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